曾几何时，数据如同汹涌的潮水，以指数级的速度在我们的数字世界里泛滥。从巨型数据中心到小小的个人电脑，都被卷入了这场数据洪流之中....此时，数据的心脏“芯片”，演绎着一轮又一轮技术之战。本文的主角CXL高速互联技术，正是从这片“混乱”的数据海洋中，开辟出一条崭新的航道，使得不同类型的芯片可以实现更加紧密地协同工作，从而成为推动计算领域变革的关键力量。

当前大数据、人工智能（AI）、云计算等领域快速发展，传统的芯片架构和连接方式，在海量数据的冲击下，渐渐有些力不从心。就好比一条狭窄的河道，要通过日益增多的船只，堵塞和低效成为了常态。特别是在数据中心、高性能计算（HPC）应用场景中，存储和计算之间的协作瓶颈愈发明显，大大限制了整个系统的性能。

此背景下，CXL技术应运而生，通过高速接口，打破了存储和计算之间的隔阂，使其更高效地共享资源。CXL被认为是构建芯片之间的“超级高速公路”，允许不同的芯片组件，包括CPU、GPU、FPGA以及内存等，能够以一种高速、低延迟且高效的方式相互通信和共享数据。

从本质上讲，CXL（Compute Express Link）是一种新型的高速互联技术，即下一代接口，可有效连接高性能计算系统中的CPU/GPU、存储器等，支持大容量、超高速计算。对计算机系统而言，PCle和CXL技术都是重要的连接技术。从二者区别来看，CXL比PCIe具有更高的带宽、更低的延迟，以及内存扩展、缓存一致性和设备直接内存访问等更多的功能。其实从另一个角度来说，PCIe技术是CXL技术的底层基础，CXL则可视为PCIe技术的再提高版本，延伸了更多变革性的功能。

从范式演变路径来看，目前，CXL已经发表了1.0/1.1、2.0、3.0/3.1/3.2多个不同的版本。2019年CXL1.0版本正式发布，到2022年CXL规范更新至3.0版本，随后2023年CXL3.1发布，到如今CXL3.2发布，CXL正在不断进步和成熟。

图片来源：全球半导体观察根据公开信息制图

其中，CXL1.0版本于2019年3月推出，是CXL系列的开山之作，基于PCIe5.0技术构建，并引入了缓存一致性协议（CXL.cache），使得主机CPU能够高效地访问加速器设备上的共享内存资源；

CXL2.0在2020年11月发布，基于PCIe5.0技术，内存的池化（Pooling）功能较好地实现了以内存为中心的构想；

CXL3.0于2022年8月推出，在物理层基于PCIe6.0实现带宽提升和信号传输方式改变，逻辑层增强了连接拓扑、内存共享与访问、数据包大小等，同时扩展了功能，包括消除设备连接限制、增强设备通信、加入错误纠正机制和提升fabric功能等；

CXL3.1于2023年11月发布，具备开启更多对等通信通道的能力，实现了对内存和存储的独立分离，形成独立的模块，据悉它将支持DDR6内存；

CXL3.2规范于2024年12月公布，该版本优化了CXL存储设备的监控和管理，增强了CXL存储设备在操作系统和应用程序方面的功能，并通过可信安全协议TSP扩展了安全性。

目前，CXL包括三个不同的协议层次，分别是CXL.io、CXL.cache、CXL.memory，每种协议在CXL的架构中都有特定的功能和应用场景。这三种协议的结合，使CXL成为支持异构计算、大规模数据处理和高效计算资源共享的重要技术，尤其是在数据中心、AI加速和高性能计算领域具有广泛的应用前景。

·CXL.io：指CXL的基础协议，用于连接计算、存储和加速器（如GPU、FPGA）等不同的硬件资源。类似于PCIe的角色，可提供一个稳定的通信通道，使得CXL设备可以顺利“对话”。

·CXL.cache：称为缓存一致性协议，主要用于数据缓存，使得不同计算单元之间可以共享缓存信息，从而减少内存和存储的访问次数，进一步降低延迟。

·CXL.memory：称为内存共享协议，属于CXL最核心的协议之一，允许不同的计算单元共享内存资源，适用于需要大规模内存共享和资源池化的场景，如云计算、数据中心、大数据分析等。具体可以理解为，传统的计算架构中，每个处理单元只能访问自己专有的内存，而CXL突破了这种限制，支持GPU、FPGA、DPU等直接访问主机内存，甚至将内存资源进行池化，实现高效的内存共享和灵活的内存分配。该功能提高了系统的可靠性，即使发生内存故障，CPU仍可以通过外部设备继续运行。

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